FPGAs的DSP性能分析过程的详细分析[1]

  FPGA在高性能数字信号处理领域越来越受关注，如无线基站。在这些应用中， FPGAs通常被用来和DSP处理器并行工作。有更多的选择当然是好的，但这也意味着系统设计师需要一个确切的FPGAs及高端DSP信号处理器性能参数图。不幸的是，常用的参数图在这种情况下都是不可靠的。

  例如，由于数字信号处理应用程序主要依赖于乘法累加器（MAC）操作， DSP处理器供应商和FPGA供应商通常将MACs每秒较高运转速度作为数字信号处理器性能好坏最简单的评判方式。但仅仅通过MAC吞吐量来预测数字信号处理性能是有失公平的，对FPGA和DSP也一样。这里有几个原因。

  MAC计算出来的FPGA性能指数总是假设硬连线的数字信号处理部件是在其较高时钟速率运行的。在实践中，典型的FPGA设计将采用较低的速度。另一方面，使用硬连线原理并不是在FPGA上执行实现MAC的方法；另外MAC吞吐量可以通过使用可编程逻辑资源和分布式算法来实现。此外，并不是所有的信号处理算法都采用MAC密集型。例如，Viterbi译码，是电信应用中的一个关键的DSP算法，并没有用到MAC系统。

  另一种用来评估信号处理性能的办法，是使用普通的DSP功能（如FIR滤波器） 。但是，这种办法也有缺点。其中一个问题是，每个供应商通常使用不同的执行方式来执行这些功能，也许是使用不同的数据宽度、不同的算法或不同的执行参数（如延迟）。这意味着，从不同的供应商得出的结论一般都没有可比性。此外，小的内核功能通常不能作为有效的FPGA基准，因为在完整的FPGA应用中执行一个功能的方法往往是完全不同于你单独执行的功能。（相对于处理器，这些小基准通常在预测总体的DSP应用程序性能时表现不错。）此外，经过处理器或FPGA供应商执行的基准往往缺乏独立的核查，因此工程师很难对几种设备作出比较。

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